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多項選擇題

以下關(guān)于ADC和DAC數(shù)字部分布線說法正確的有（）。

A.不同ADC/DAC器件的采樣時鐘之間不需要做等長處理
B.當(dāng)信號線必須要跨分割時，跨接點選擇在跨接磁珠（或者0歐姆電阻）處
C.模擬信號優(yōu)先采用元件面直接走線，線寬≥10mil，采用隔層參考
D.數(shù)字部分的接收與發(fā)送分開布線，不要交叉走線，同組信號線并行走，并做等長處理，走線間距滿足3W

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單項選擇題

某高精度ADC芯片輸出為12bitLVDS數(shù)據(jù)信號，輸入時鐘頻率為100Mhz，則這些LVDS數(shù)據(jù)應(yīng)該（）與等長。

A.工作時鐘信號
B.采樣時鐘信號
C.輸入時鐘信號
D.隨路時鐘信號

單項選擇題

GMII總線是8bit并行同步收發(fā)，因此其時鐘信號TCLK和RCLK信號的頻率為（）。

A.100Mhz
B.125Mhz
C.200Mhz
D.50Mhz

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以下關(guān)于ADC和DAC數(shù)字部分布線說法正確的有（）。

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某高精度ADC芯片輸出為12bitLVDS數(shù)據(jù)信號，輸入時鐘頻率為100Mhz，則這些LVDS數(shù)據(jù)應(yīng)該（）與等長。

GMII總線是8bit并行同步收發(fā)，因此其時鐘信號TCLK和RCLK信號的頻率為（）。

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某高精度ADC芯片輸出為12bitLVDS數(shù)據(jù)信號，輸入時鐘頻率為100Mhz，則這些LVDS數(shù)據(jù)應(yīng)該（）與等長。

GMII總線是8bit并行同步收發(fā)，因此其時鐘信號TCLK和RCLK信號的頻率為（）。