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單項(xiàng)選擇題

除了end或以end開頭的關(guān)鍵字（如endmodule）語句外，Verilog HDL的每條語句后必須要有（）。

A.逗號(hào)“，”
B.句號(hào)“。”
C.分號(hào)“；”
D.冒號(hào)“：”

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單項(xiàng)選擇題

Verilog HDL程序的每個(gè)模塊的內(nèi)容都是嵌在（）兩語句之間。

A.start和endmodule
B.module和end
C.module和endmodule
D.start和endstart

單項(xiàng)選擇題

用Verilog HDL的元件例化方式建模來完成的設(shè)計(jì)一般屬于（）描述方式。

A.行為
B.結(jié)構(gòu)
C.功能
D.行為和結(jié)構(gòu)

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