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填空題

Verilog HDL的always塊語(yǔ)句中的語(yǔ)句是（）語(yǔ)句，always塊本身卻是（）語(yǔ)句。

答案：順序；并行

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在Verilog HDL中，使用（）關(guān)鍵字說(shuō)明事件時(shí)有輸入信號(hào)的上述沿觸發(fā)的；使用（）關(guān)鍵字聲明事件是由輸入信號(hào)的下降沿觸發(fā)的。

答案： posedge；negedge

在Verilog HDL的if語(yǔ)句中，系統(tǒng)對(duì)表達(dá)式的值進(jìn)行判斷，若值為0，x或z，則按（）處理，若為1，則按（）處理。

答案：假；真

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