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問答題
【簡答題】簡述ASIC設(shè)計(jì)和CPLD/FPGA設(shè)計(jì)的區(qū)別。
答案：
專用集成電路(ASIC)采用硬接線的固定模式，而現(xiàn)場(chǎng)可編程門陣列(FPGA)則采用可配置芯片的方法，二者差別迥異?？删幊?..
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問答題
【簡答題】對(duì)目標(biāo)器件為CPLD/FPGA的VHDL設(shè)計(jì)，主要有幾個(gè)步驟？
答案：
一個(gè)完整的EDA工程通常要涉及到系統(tǒng)建模、邏輯綜合、故障測(cè)試、功能仿真、時(shí)序分析、形式驗(yàn)證等內(nèi)容。而對(duì)于設(shè)計(jì)工程師而言，...
