EDA技術(shù)單項(xiàng)選擇題每日一練(2020.05.27)

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1 在VHD、L語(yǔ)言中，下列對(duì)進(jìn)程（PROC、ESS）語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中，不正確的是（）

2 仿真庫(kù)Fuse.lib中包含了一般的熔絲元器件，Designator指的是熔絲的（）。

3 在下列符號(hào)組中，（）不能作為Verilog HDL的標(biāo)識(shí)符。

4 PCB的布局是指（）。

5 在VHDL的CASE語(yǔ)句中，條件句中的“=>”不是操作符號(hào)，它只相當(dāng)與（）作用。

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